[주간세미나] 표준 셀 STD-CELL 제작(2)
날자: 10월 24일
장소: 226호
시간: 오후 6시~
내용:
- 표준 셀 관련 공부는 10월 말로 마감
- STD-CELL 에 대한 이해가 충분히 이뤄 졌을 것(추가 질문과 논의)
- Open-Source Tool 활용 LVS, LVL 및 회로 시뮬레이션:
Magic Layout, XSchem Schematic, Netgen LVS, NgSpice, IRSIM
- 12Track 표준 셀 제작(LEF 생성, LVS, SPICE 시뮬레이션)
osu050_stdcell 은 9Track 임
[주간세미나] 표준 셀 STD-CELL 제작
날자: 10월 13일
장소: 226호
시간: 오후 6시~
내용:
- 표준 셀 STD-CELL 의 이해
- 레이아웃 드로잉 툴 Virtuoso 또는 Magic 사용법 숙지
- 표준 셀 제작 가이드 배포
- Magic 테크 파일 배포
- 표준 셀 제작법 실습 (GDS, LEF 생성, SPICE 시뮬레이션)
* MPW 를 통해 '내 칩'을 만들어 보고자 하는 자는 모두 참석할 것
[주간강좌] 고위합성(HLS)의 기술 동향 및 개요
날자: 10월 10일
장소: 226호
시간: 오후 6시~
내용:
- 고위합성(HLS) 도구의 기술 동향 [논문 함께 읽어보기]
https://hls-goodkook.blogspot.com/2023/10/automatic-high-level-code-deployment.html
- 고위합성 튜토리얼
https://hls-goodkook.blogspot.com/2021/08/ug871-xilinx-high-level-synthesis.html
- MPW 관련 리뷰
1. 'RTL 에서 GDS'까지 설계과정 이해(Synthesis/Place/Route/LVS/GDS & Simulation)
2. 각 과정에서 사용될 툴 및 중간 파일의 이해 (Verilog/LEF/DEF/GDS)
3. 공식 툴 Cadence/Virtuoso 사용법
[실습과제] 심화학습의 각 조는 아래 내용을 실습하고 보고서를 제출 할 것
osu050의 모든 STD-CELL 에 대하여,
1. Magic 파일 추출 후 GDS 저장
2. ETRI의 Cadence/Virtuoso 레이아웃에서 DRC 수행
3. DRC 실시후 Rule Violation 에 대한 대책 마련(계획안)
[주간세미나] MPW 중간점검(설계툴 사용법)
날자: 10월 6일
장소: 226호
시간: 오후 6시~
내용:
- My Chip MPW의 설계 DB 마감이 한달여 남음에 따라 중간 점검을 실시합니다.
1. 'RTL 에서 GDS'까지 설계과정 이해(Synthesis/Place/Route/LVS/GDS & Simulation)
2. 각 과정에서 사용될 툴 및 중간 파일의 이해 (Verilog/LEF/DEF/GDS)
3. 공식 툴 Cadence/Virtuoso 사용법
- 고위합성(HLS) 도구의 기술 동향 [논문 함께 읽어보기]
https://hls-goodkook.blogspot.com/2023/10/automatic-high-level-code-deployment.html
[실습과제] 심화학습의 각 조는 아래 내용을 실습하고 보고서를 제출 할 것
MPW 공식 툴 Cadence/Virtuoso 사용법 및 공개 STD-CELL 활용
1. ETRI의 Cadence/Virtuoso 레이아웃에서 GDS 생성 실습
1-1. ETRI의 PDK에 포함된 예제 중 I/O 셀, INV 에 대하여
1-2. INV, PIC, POB8, PVDD, PVSS, IOFILLER10 을 GDS로 변환 하고,
1-3. 생성된 GDS 보고서에 첨부할 것
2. osu050 표준 셀 활용 실습
2-1. osu050의 테크 파일을 ETRI의 레이어 번호에 맞춰 수정하고
2-2. 표준 셀 중 AND2X1, DFPOSX1 셀에 대하여 GDS 를 생성 하고
2-3. Cadence/Virtuoso 로 읽어 들인 후
2-4. DRC 를 실시할 것
경희대 반도체전공 트랙에서 2023년 9월 중 3회의 세미나 및 강좌를 주관 실시하였다. 이에 다음과 같이 보고함.
주관/작성자: 국일호 (goodkook@khu.ac.kr)
-------------------------------------------------------
목차
I. 주간 세미나/강좌
II. "내 칩(My Chip)" MPW 공모 선정
III. 총평
IV. 계획
-------------------------------------------------------
"내 칩(My Chip)" MPW 에 6개 설계가 선정 됨에 따라 이에 대비하여 설계도구 활용에 관한 내용을 위주로 주간 세미나와 강좌를 실시하였다.
- 공식 설계도구(Cadence/Virtuoso)와 오픈 소스 도구(Magic v.8) 사이의 레이아웃 파일 호환을 시험 하였다.
- 레이아웃의 디자인 룰(Design Rule)에 대한 이해를 갖도록 하였다.
날자: 2023년 9월 5일(화)
시간: 오후 6시~
내용:
- 오픈 소스 툴의 활용
- QFlow 설치 ( http://opencircuitdesign.com/qflow/index.html )
- QFlow GUI 튜토리얼 ( http://opencircuitdesign.com/qflow/tutorial.html )
- QFlow Command-Line 튜토리얼 ( http://opencircuitdesign.com/qflow/tutorial_nogui.html )
날자: 2023년 9월 8일(금)
시간: 오후 6시~
내용:
- 반도체 설계 심화학습(MPW 제작관련 학점연계) 안내
- Magic VLSI Layout 사용법
날자: 2023년 9월 15일(금)
시간: 오후 6시~
장소: 226호
내용:
DCT 알고리즘의 자료 의존성 분석
- 파이프라인 병렬처리 구조
https://fun-teaching-goodkook.blogspot.com/2023/09/parallel-computing-computing-in-memory.html
- 기타 토의사항: "오늘의 반도체 설계 방법은 20년전과 달라 졌을까?"
https://goodkook.blogspot.com/2023/09/20.html
[토론 참고자료]
1) "마이크로프로세서 설계 무작정 따라하기" (2001년 IDEC 뉴스레터 연재기사)
http://donny.co.kr/wp/?cat=71
2) QFlow 오픈 소스 반도체 설계 툴 실습
https://fun-teaching-goodkook.blogspot.com/2023/09/qflow-command-line.html
날자: 9월 22일
장소: 226호
시간: 오후 6시
내용:
- MPW 선정됨에 따라 ETRI의 공정룰 PDK 가 배포 되었음.
- PDK 에 포함된 Cadence/Virtuoso 의 예제에 따라 사용법을 익힐 것
(Candence 툴 사용 교내 서버 계정 생성)
- 각 학습조는 예제 실습을 수행하고 그 내용을 학습 토론 보고서로 작성, e-mail 제출
- 토론 주안점:
1. 테크 룰 이해 및 예제의 DRC 수행
2. 현재 확보한 오픈 소스 표준 셀 라이브러리를 공식 툴로 포팅
3. ETRI의 I/O 패드 셀을 Magic 툴로 변환
(oa, mag 파일변환시 고려할 사항)
날자: 2023년 9월 26일
시간: 오후 6시
장소: 226호
내용:
[1] 최신 반도체 설계 기법
- 높은 추상화 수준의 합성도구의 경향
Towards Automatic High-Level Code Deployment on Reconfigurable Platforms: A Survey of High-Level Synthesis Tools and Toolchains, https://ieeexplore.ieee.org/abstract/document/9195872
[2] 시스템수준 언어: SystemC & SystemVerilog, http://www.idec.or.kr/upfiles/board/newsletter/201206.pdf
[3] 시스템 수준 이란?
SystemC Bridges the Gap, https://drive.google.com/file/d/11MSOZ4e592zwhy8jXRqmM6qg1AiMCfcd
- 'the Gap'의 의미는?
----------------------------------------------------
[과제] 오픈 소스 레이아웃 툴 Magic 과 Cadence/Virtuoso 사이의 레이아웃 파일 호환성 실습
1. Magic의 기술 메뉴얼을 참조하여 ETRI의 테크-룰 중 레이어 번호를 Magic의 테크파일, osu050 과 호환되도록 수정할 것
2. Magic에서 생성된 셀 라이브러리를 GDS로 저장 후 Virtuoso 에서 읽을 것
3. ETRI 에서 제공된 IO-PAD 셀 라이브러리의 Virtuoso의 oa를 GDS stream 으로 저장 후 Magic 에서 읽을 것
* Magic 메뉴얼, https://drive.google.com/file/d/16QxAQDkcN0TiOkV3vjmejFxkpr3qhrIS
------------------------------------------------------
"내 칩(My Chip)" MPW 공모에 6건의 설계가 선정 되었다(2023년 9월 15일 발표). 이와 함께 PDK 가 배포되었다. PDK에 디자인 룰(Design Rule)이 공개되었고 공식 레이아웃 툴로 Cadence/Virtuoso 로 지정 되었다. 이번 0.5u CMOS 공정 PDK에는 디자인 룰과 Spice 파라메터가 포함되었으며 합성 기반 디지탈 표준 셀(standard cell libraries)은 포함 되지 않았다. 이에 경희대학교 반도체전공 트랙은 공정측(ETRI)과 협의하여 표준 셀 기반 디지털 설계로 MPW를 수행 하기로 하였다. 이에따라 경희대학교 반도체전공 트랙에서는,
- AMIc5 공정으로 공개되어 있는 osu050 표준셀을 활용하여 MPW에 디지탈 설계로 지원하며,
- 설계와 검증 그리고 테스트에 이르는 표준 셀 기반 디지탈 설계 플로우를 구축하는데 기여한다.
- 오픈 소스 툴을 활용한 표준셀 기반 디지털 반도체 회로 설계 플로우를 확립하여 반도체 설계 교육의 초석을 놓기로 한다(타 교육기관과의 협력).
- 오픈 소스 설계툴은 합성기(Yosys), 배치배선기(GrayWolf), 레이아웃(Magic), 회로 시뮬레이터(Spice)를 포함 한다.
MPW 공식 설계툴(Virtuoso)과 오픈 소스 툴의 레이아웃 설계 파일 형식 호환(Oasis VS. Mag)을 맞추기 위한 기초 실습을 진행 하였다. 디자인 룰에서 일부 상이한 부분(레이어 번호, Via1, Via2의 크기, Poly Extension 등)이 발견되었고 입출력 패드(In/Out PAD) 라이브러리의 사용에 대한 공정측과 협의하여 해결토록 한다.
이번 ETRI의 MPW 공정은 실험적으로 2P/2M와 2P/3M 공정으로 나누어 진행될 것으로 예상된다. 표준셀 기반 디지털 반도체 회로 공정의 경우 자동배선에 더 많은 메탈 레이어가 요구되므로 2P/3M 공정이 적용 되도록 하였다.
표준셀 기반 디지털 반도체 회로는 후반부 설계는 대부분 자동화 배치배선으로 수행 되므로 레이아웃 그리기(생성)보다 구현할 회로의 기능이 먼저 고려되어야 한다. 이에 고수준 알고리즘을 수용할 만한 규모의 설계 면적이 할당 되어야 한다. 이에따라 공정측과 협의하여 설계 면적을 확대를 협의 하였다.
반도체 설계 과정을 소개하고 이를 실습으로 이어지도록 유도하였으나 느리게 진행되고 있다. 기존의 개별 교육과목과 칩 제작(또는 FPGA 구현)으로 이어지는 교육과정이 미흡한 것이 큰 이유로 보인다. '자율 심화학습' 과정을 개설 할 수 있었으나 적극성이 부족하다. 설계과정 중에 나오는 각종 전문용어, 기술용어에 대한 이해가 없는 경우가 많아서 학습 집중도가 떨어진다. 알고리즘에서 하드웨어 구현 및 설계, 칩의 제작까지 아우르는 체계적(거시적 설계 플로와 함께 세부적 회로원리에 이르는) 반도체 설계 교육과정이 필요하다.
경희대학교 반도체전공 트랙은 이번 MPW를 통해 표준셀 기반 디지털 설계를 성공적으로 수행 하여 아날로그 회로에 국한 하지 않고 디지털 회로와 고수준 (DSP, AI/ML) 알고리즘의 구현을 아우르는 반도체 설계 교육의 지평을 넓히는 계기가 되고자 한다.
[참고]
1] 오늘의 반도체 설계, 20년 전과 다를까?, https://goodkook.blogspot.com/2023/09/20.html
2] ChipIgnite, https://youtu.be/Nc2pidHmZDY?si=gHMzs1-d2jNaegTv
학술(교육) 목적의 칩제작
- 오픈 소스 EDA 툴과 PDK(구글의 SkyWater130)
- 내장 RISC-V, 패드 제외한 순수 사용자 설계영역 10mm^2 (3000x3000um)
- I/O 38 개
- 칩 제작 뿐만 아니라 패키지, 테스트, 응용 보드제작 까지 지원
- 칩 설계 전과정 교육 지원
- 고등학교(!)에서 대학원 까지 수준에 맞춘 설계 수업과 온라인 교육
- 칩 당 제작비 $1800
