[주간세미나] MPW 중간점검(설계툴 사용법)

[주간세미나] MPW 중간점검(설계툴 사용법)

날자: 10월 6일
장소: 226호
시간: 오후 6시~

내용:

- My Chip MPW의 설계 DB 마감이 한달여 남음에 따라 중간 점검을 실시합니다.

    1. 'RTL 에서 GDS'까지 설계과정 이해(Synthesis/Place/Route/LVS/GDS & Simulation)
    2. 각 과정에서 사용될 툴 및 중간 파일의 이해 (Verilog/LEF/DEF/GDS)
    3. 공식 툴 Cadence/Virtuoso 사용법

- 고위합성(HLS) 도구의 기술 동향 [논문 함께 읽어보기]
https://hls-goodkook.blogspot.com/2023/10/automatic-high-level-code-deployment.html

[실습과제] 심화학습의 각 조는 아래 내용을 실습하고 보고서를 제출 할 것

    MPW 공식 툴 Cadence/Virtuoso 사용법 및 공개 STD-CELL 활용

    1. ETRI의 Cadence/Virtuoso 레이아웃에서 GDS 생성 실습

        1-1. ETRI의 PDK에 포함된 예제 중 I/O 셀, INV 에 대하여
        1-2. INV, PIC, POB8, PVDD, PVSS, IOFILLER10 을 GDS로 변환 하고,
        1-3. 생성된 GDS 보고서에 첨부할 것

    2. osu050 표준 셀 활용 실습

        2-1. osu050의 테크 파일을 ETRI의 레이어 번호에 맞춰 수정하고
        2-2. 표준 셀 중 AND2X1, DFPOSX1 셀에 대하여 GDS 를 생성 하고
        2-3. Cadence/Virtuoso 로 읽어 들인 후
        2-4. DRC 를 실시할 것