레이아웃을 그린다면서 디자인 룰 보는 법을 모르면 어떻합니까...
MyChip 서비스 웹 페이지의 게시판의 질문도 그렇지만 지난 정선에서 열렸던 KSC의 MyChip 전시 부스에 머물면서 학생들의 이야기를 들어보니 생각이 참 많아집니다. 대부분 학생들이 아날로그 회로 그리기 도구를 질문 하길래 왜 아날로그에 관심이 많은지 물어보니 "디지탈 회로는 툴이 다 해주잖아요" 였습니다.
반도체 설계를 레이아웃 그리기로 이해하는 듯 해서 안타 까웠습니다. '알고리즘'은 없고 트릭만 있다는 생각을 지울 수 없습니다. 더욱 아쉬웠던 부분은 레이아웃을 한다면서 디자인 룰 북을 이해하지 못하는 것 같았기 때문입니다. 적어도 디자인 룰 북을 읽고 레이어 들을 공정과 설계 도구에 연계하여 이해하고 있는지 의문이 듭니다.
반도체 설계 교육에서 고가의 설계도구가 문제라 하는데 굳이 오픈-소스를 강권하지 않더라도 상용 도구들을 아름 아름 라이센스 패치해서 사용하고 있지 않습니까?
반도체 설계교육이 어떻게 되가는지 쓸데없는 걱정이길 바랍니다.
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MyChip 서비스 웹 페이지의 게시판의 최근 질문에 답을 달아 봅니다.
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질문: 피코(p)단위의 [ ex)11p ] cap 값을 만들려고 합니다. width와 length 값만 조절해서 커패시터를 만들면 사이즈가 매우 커지게되어 cox 값을 조정하려고 합니다.
답: 디자인 룰 북에 따르면 평방 마이크로 미터당 0.5 펨토 패럿이니 피코 단위로 하려면 단순히 계산해도 2천 평방 마이크로 미터는 되야 합니다.너무 큽니다.커패시터의 용량은 극판 면적 혹은 간격에 영향을 받으니 옥사이드 두께를 줄이고 싶을 겁니다. 수많은 실험을 거쳐 확립한 공정이므로 원한다고 변경하는 것은 않됩니다.
ATMEL사의 AVR 마이크로프로세서 회로도를 보면 크리스탈 양단에 10 피코 패럿 커패시터를 붙여놓고 있습니다. 이 커패시터와 크리스털이 없으면 깔끔 하지만 밖에 꺼내 놓은 이유를 생각해 보세요. FTDI 사의 USB 시리얼 통신 칩에는 외부 클럭 발진 회로가 없다는 강점을 가지고 꾿꾿하게 시장에서 살아 남았습니다. 칩내부에 발진기를 내장하는 PLL에 대해서도 생각해 보십시요. 낮은 주파수의 발진기를 칩 내에 내장하기는 매우 곤란 합니다. 이 모든 것들이 커패시터의 용량과 관계되어 있습니다.
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질문: 레이아웃에서 pipcap의 parameter(width, length, multiplier)가 고정되어 있는데 변경할 수는 없나요? 변경이 불가능해서 직접 POLY1, POLY2 그려서 pipcap을 구현했는데 LVS에서 cap으로 인식이 안 되었습니다.
답: 직접 POLY1, POLY2 를 겹쳐 그려 놓으면 cap 처럼 작동 하지만 LVS 툴은 그것이 회로도의 cap인줄 모릅니다. 그저 끊겨있는 선일 뿐입니다. 설계자가 이 부분은 cap 이므로 네트리스트 추출에 반영 시키라고 지정해 주어야 합니다. 그렇지 않으면 그냥 기생 cap으로 나오므로 LVS 하면 불일치하게 됩니다.
디자인 룰 북에 보면 나와있는 레이어 정보를 이해해야 합니다. 실제 공정에 사용하는 레이어는 2.1 입니다. 그외 LVS, DRC 용 레이어는 설계 참조용 입니다. 첨부된 그림은 디자인 룰에 pipcap 항목입니다. CAP 영역을 지정하고 LVSD 를 지정하고 있습니다.
첨부 그림은 오픈 소스 레이아웃 툴 KLayout으로 PCELL 중 pipcap을 읽어본 것입니다. CAP 레이어(53)를 지정하고 LVSD 레이어(60)을 볼 수 있습니다. 이 레이어들은 실제 마스크 제작용이 아닙니다. 설계 참조용 입니다. 레이아웃에서 회로 네트리스트를 추출할 때 이를 참조하여 회로 부품으로 생성합니다.
레이아웃 도구는 그저 그림판 입니다. 레이아웃은 AutoCAD 같은 벡터 드로우잉 소프트웨어로도 그릴 수 있습니다. 반도체 레이아웃 도구는 특정 레이어가 그려진 모양에서 전자회로 부품을 판단하고 추출해주는 기능이 더해 있습니다. 디퓨젼과 폴리실리콘이 겹쳐 있으면 트랜지스터로 인식해 줍니다만 그외 저항이나 커패시터는 자동으로 인식하지 못하므로 설계자가 해당 부분의 의도를 표시해 주어야 합니다.
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