[고급 디지털 제조 3강] un-timed vs. timed model

[고급 디지털 제조 3강] un-timed vs. timed model

복습

반도체 설계의 최종 목표는 레이아웃(GDS 형식의 제조 도면)이다. 컴퓨팅 언어로 표현한 알고리즘을 여러 단계의 추상화 수준 낮추기(lowering abstraction level) 과정을 거쳐 최종적으로 레이아웃을 생성한다. 추상화 수준의 각 단계마다 설계에 적용되는 용어들이 다르다. 반도체 설계를 시작하기 전에 이 용어들을 간략하게 살펴봤다. 때로 생소하거나 쉽게 이해하기 어려웠을 것이다. 앞으로 여러 차례에 걸쳐 등장하게될 이용어들에 대하여 익숙해지도록 한다. 처음 접하는 용어라면 나름대로 정의를 가져보고 학습 하면서 바로잡아 나가도록 한다. 본 강좌의 목표는 아래 그림을 설명할 수 있는 "반도체 설계"의 교양을 쌓는 것이다.

[참고] "반도체 설계교실 제안"[바로가기]

아래 그림에 등장 하는 각 용어들에 대하여 논의해보기 바란다.

아래의 설계 전과정을 수행해 봄으로써 실습으로 반도체 설계 교양을 다질 수 있도록 한다.

3강: Un-timed vs. Timed model

1. 아래의 세가지 모델에 대하여 예제를 살펴볼 것이다. 각 모델은 "내 칩 MPW" 디자인 킷[바로가기]의 튜토리얼에 포함되어있다. 예제의 알고리즘은 FIR 디지털 필터다[바로가기].

    a. Un-Timed Model: C++ 언어로 기술[바로가기]
    b. Timed Model: SystemC로 기술[바로가기]
    c. RTL Model: Verilog HDL로 기술[바로가기]

2. 앞서 학습한 사항을 점검하고 자가 실습하면서 갖게된 궁금증을 풀어보는 질문과 답 그리고 토론 시간을 가질 것이다. 각자 "학습노트"에 자가 실습한 사항을 정리해 오자.

    a. "가상머신 리눅스 설치"[바로가기] 또는 "다시 WSL!"[바로가기]
    b. "오픈-소스 반도체 설계 도구 설치"[바로가기]
    c. "Arduino 및 FPGA 도구 설치"[바로가기]
    d. "하드웨어 언어의 코딩 스타일"[바로가기]
    e. "C++언어의 크래스와 템플릿의 최소한 이해"[바로가기]