[내칩강의2026/7주] 수업공지: 내 칩 MPW 공정 표준 셀 합성 및 제조도면 생성

[내칩강의2026/7주] 내 칩 MPW 공정 표준 셀 합성 및 제조도면 생성

이 강의의 목표는 '내 칩 제작 서비스'의 MPW에 지원[바로가기]하여 세상에서 유일한 내 칩을 가져보는 것입니다. 7주차 수업은 반도체 제조공장에 내 칩을 의뢰하기 위한 제조도면(레이아웃)을 만드는 과정을 살펴봅니다.

컴퓨팅 언어로 기술되어 시뮬레이션과 에뮬레이션으로 충분히 검증된 나의 아이디어를 이제 전용 칩(ASIC, Application Specific IC)으로 제작할 단계에 왔습니다. 우리가 칩 제작을 맞길 공장은 0.5um CMOS 공정을 갖춘 ETRI 특화 반도체 센터의 반도체 제조 시설입니다. 제조도면은 이 반도체 제조 시설에서 제공하는 도면 그리기 규칙(Design Rule)을 따라야 합니다. 이 규칙 문서[링크]에는 트랜지스터를 그리는 기하학적인 방법을 규정하고 있습니다. 하지만 무려 수천에 달하는 트랜지스터로 구성된 디지털 회로(예를 들어 '우주 침략자 게임')를 일일이 트랜지스터 하나하나 그릴수 없습니다.

디지털 회로의 제조도면 생성은 베릴로그 RTL을 합성하여 디지털 논리 소자들의 네트리스트(문서화된 회로도)를 가지고 시작합니다. 논리소자(각종 게이트와 플립플롭)들은 다수의 트랜지스터로 구성된 회로입니다. 이 작은 논리 소자 회로는 미리 라이브러리로 준비하여 디지털 디자인 킷으로 제공 합니다. 디지털 반도체 설계에서 합성 이후의 도면 생성의 과정은 자동화 되어 있습니다. 논리 소자들의 동작은 수학적으로 표현 할 수 있으므로 자동화가 가능 하지만 물리적 그리고 환경적 영향을 많이 받는 트랜지스터 조합의 회로는 자동화가 불가하다는 점도 기억해 둡시다.

이번주 수업에서 '우주 침략자'게임기 예제 중 Q.14[바로가기] 을 가지고 합성, 자동 표준셀 배치 배선 그리고 칩-탑 까지 함께 실시해볼 예정입니다. 아래의 문서를 미리 학습하시기 바랍니다.

    연구노트12: FIR PE의 GDS [바로가기]

이번주(7주차) 수업은 11월 5일(목요일)에 온-라인 줌 미팅 수업으로 진행 하겠습니다.

수업 공지:
- 11월 5일(목요일) 오후 9시에 온라-인 줌 회의로 실시합니다.
- 줌링크: https://snu-ac-kr.zoom.us/j/4984347294?pwd=0JVrMTnCscaN26KrkgjmAjVYh5LmV6.1
* 수업은 공개이므로 누구나 참여할 수 있습니다.