ETRI 0.5um CMOS Std-Cell DK 예제: Z80

ETRI 0.5um CMOS Std-Cell DK 예제: Z80

목차

I. 개요

II. 시스템 수준 테스트 벤치

    II-1. Z80 컴퓨터 시스템 모델

    II-2. Z80 CPU의 베릴로그 RTL

    II-3. 베릴로그 RTL과 SystemC/C++의 결합

        simulation/sc_CPU_Z80_Top.h

        simulation/obj_dir/Vcpu.h

        simulation/mti_sim/CPU_Z80.h

        simulation/mti_sim/Vcpu.h

        베릴레이터의 언어 변환(Language Translation) 시뮬레이터

        QuestaSim의 동적 링크(Dynamic Linking) 시뮬레이터

    II-4. 동기식 메모리 및 주변장치 모델

        simulation/sc_Memory.h

        simulation/sc_Memory.cpp

        simulation/sc_Peripheral.h

        simulation/sc_Peripheral.cpp

    II-5. Z80 컴퓨터

        simulation/sc_Main.cpp

    II-6. Z80 컴퓨터의 표준 입력 장치

        simulation/z80_stdio.cpp

III. Z80 CPU 기능적 검증

    III-1. 모니터 프로그램

    III-2. Z80 시뮬레이터 빌드

        simulation/Makefile

    III-3. Z80 시뮬레이터 실행

        메모리에 응용 프로그램을 적재하는 방법

        Z80 어셈블러

        좀더 검증, Microsoft BASIC

    III-4. HDL 과 SystemC의 병행 시뮬레이션(Co-Simulation)

        QuestaSim 의 SystemC

        simulation/mti_sim/compile_fun.do

        Verilator vs. QuestaSim HDL simulator

IV. Z80 CPU 베릴로그 합성

    IV-1. Yosys의 Z80 합성

    IV-2. 합성 후 네트 시뮬레이션

V. 자동 배치와 배선

    V-1. 자동 배치

    V-2. 네트리스트 파일 형식

     V-3. 자동 배선

VI. 레이아웃 검증

    VI-1. 배선 후 얻은 DEF

    VI-2. LVS 레이아웃 검증

    VI-3. 겹친 접점(Stacked VIA) 검사

        DEF 에서 Magic 레이아웃 변환

        LVS: 배선 후 레이아웃 네트리스트 vs 합성 후 네트리스트 비교

    VI-4. 디자인 룰 검사

VII. 실습요약

VIII. 맺음말

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[] z-80 Verilog, https://github.com/Time0o/z80-verilog.git

SDCC(Small-Device C Compiler)

https://sdcc.sourceforge.net/