ETRI 0.5um CMOS Std-Cell DK: 오픈-소스 도구 설치
목차
I. 개요
II. 윈도우즈 PC에 리눅스 설치
III. 사전 설치 패키지
IV. 반도체 설계 도구 설치
1. 합성기(Synthesizer)
합성기 Yosys의 설치
2. 배치와 배선(Place & Route)
배치도구 GrayWolf의 설치
배선도구 QRouter의 설치
3. 레이아웃과 회로 비교(Layout vs. Schematic)
LVS 도구 netGen 의 설치
4. 디자인 룰 체크 (Design Rule Check)
5. GDS 생성
DRC 및 GDS 생성 도구 Magic의 설치
6. 통합 관리도구(Design Flow)
통합 관리도구 QFlow 설치
7. SystemC, 시스템 모델링 C++ 크래스 라이브러리
SystemC 2.3.3 설치
8. 베릴로그에서 SystemC/C++로 변환
Verilator 설치
9. HDL 시뮬레이터
Icarus Verilog 설치
QuestaSim 설치
10. 회로 시뮬레이터(SPICE)
ngSpice 설치
11. 회로 입력기
XSchem 설치
XSchem-GAW 설치
12. 레이아웃 보기
KLayout 설치
V. 공정 설계자료(PDK)
2024년 1차 내 칩 제작 서비스 PDK
ETRI 0.5um CMOS Std-Cell Design-Kit
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I. 개요
경희대학교 반도체 전공트랙 사업단에서 ETRI 0.5um CMOS 공정용 표준-셀 기반 디자인 킷을 개발 하였다. 이 디자인 킷을 활용한 디지털 반도체 설계에 필요한 도구들의 설치 방법을 설명한다. 사용된 도구들은 모두 모두 오픈-소스다. RTL 베릴로그 HDL에서 레이아웃 생성까지 오픈-소스 도구들을 사용한 설계 예제들은 아래와 같다.
1. ALU8: 8-비트 산술논리 연산기 [바로가기]
2. CPU 6502[link]: 8비트 마이크로 프로세서 [바로가기]
3. CPU Z80[link]: 8비트 마이크로 프로세서 [바로가기]
오픈-소스 도구들은 소스로 배포되는 경우가 많으므로 사용자가 직접 빌드 및 설치 한다. 물론 사용으로 인해 발생할 오류도 사용자 몫이다. 시용자는 끝없는 교차 검증에 익숙해 져야 한다. 교차검증하는 습관은 상용 도구 사용자도 예외는 아니다. 설계 도구들을 운용할 운영체제 역시 오픈-소스 리눅스다. 각 도구들 마다 요구하는 패키지들은 사용중인 운영체제의 여건에 따라 다르다. 오픈-소스 설계도구들을 설치하기 전에 APT(Advanced Package Tool)를 통해 필요 패키지들을 미리 설치한다. 이런 번거로움은 일관된 관리 주체가 없다는 오픈-소스의 단점이지만 모두에게 열린 체제라는 잇점에 비하면 아무것도 아니다.
II. 윈도우즈 PC에 리눅스 설치
'윈도구즈 기능(Windows Features)'을 열어 '윈도우즈 기능 켜기/끄기(Turn Windows features on or off)'에서 아래 기능을 켜도록 한다. 이 기능을 켜면 시스템을 재부팅 할 수도 있다.
- Linux용 Windows 하위 시스템(Windows Subsystem for Linux)
윈도우즈 파워쉘(Power Shell) 커맨드 창을 열어 아래와 같이 실행한다. 반드시 버젼 2를 잊지 않도록 한다.
PS> wsl --set-default-version 2
PS> wsl --update
마이크로소프트 스토어에서 Ubuntu 를 검색해 20.04.6 LTS 를 받아서 설치한다. 우분트 리눅스의 기본 기능만 설치하게 된다.
III. 사전 설치 패키지
오픈-소스 도구들은 개발자의 취향에 따라 사용되는 개발용 패키지(라이브러리)들이 제각각이다. 모두 찾아서 설치해 주어야 한다. 아래 apt 명령으로 반도체 설계용 오픈 소스 도구들을 위한 패키지를 일괄 설치한다.
$ sudo apt install -y \
build-essential cmake gperf gdb unzip meson \
xterm libx11-dev libmotif-dev \
xfonts-base xfonts-100dpi xfonts-75dpi \
xfonts-cyrillic xfonts-scalable \
libxaw7-dev x11-xserver-utils \
clang bison flex gawk git libgit2-dev \
libreadline-dev tcl-dev tk-dev libffi-dev \
graphviz xdot pkg-config \
python3 python3.9-tk \
libgsl-dev zlib1g-dev libxt-dev \
m4 tcsh csh libcairo2-dev libeigen3-dev \
mesa-common-dev libglu1-mesa-dev libncurses-dev \
libboost-all-dev libboost-dev libboost-system-dev \
libboost-python-dev libboost-filesystem-dev \
qtbase5-dev qtdeclarative5-dev \
swig libtool libjpeg-dev \
perl perl-doc libgtk-3-dev gettext help2man \
desktop-file-utils libbz2-dev libjudy-dev
$ sudo apt --fix-broken install
GNU C/C++ 컴파일러를 비롯하여 bison, flex 등 언어 개발 도구, make, configure 등 개발에 유용한 유틸리티와 디버깅 도구들이 설치된다. 그밖에 X11, gtk 그래픽 패키지, tcl/tk, python, perl 스크립트 엔진들이다.
IV. 반도체 설계 도구 설치
디자인 킷의 예제에서 사용할 오픈-소스 반도체 설계 도구들의 목록과 해당 도구의 배포 사이트는 아래와 같다.
1. QFlow[링크]: 반도체 설계 툴 플로우 통합
2. Yosys[링크]: RTL 베릴로그 합성기
3. GrayWolf[링크]: 표준 셀 자동 배치 도구
4. QRouter[링크]: 표준 셀 자동 배선 도구
5. Magic[링크]: VLSI 레이아웃 그리기 및 파일 변환
6. irsim[링크]: 스위치 수준 시뮬레이터
7. Netgen[링크]: LVS 검증도구
8. XSchem[링크]: 회로 입력 도구
9. ngSpice[링크]: SPICE 회로 시뮬레이터
10. gtkwave[링크]: 디지털 회로 파형 VCD 보기
11. KLayout[링크]: VLSI 레이아웃 툴
12. Verilator[링크]: 베릴로그 HDL에서 SystemC/C++로 언어 변환
13. SystemC[링크]: 시스템 모델링 C++ 크래스 라이브러리
14. iVerilog[링크]: 베릴로그 시뮬레이터
15. QuestaSim[링크]: HDL 시뮬레이터(상용)
16. XSchem[링크]: 전자회로 압력기
1. 합성기(Synthesizer)
RTL의 HDL을 분석(parsing)하여 동작을 게이트와 플립플롭의 연결도(netlist)로 변환해 준다. 이때 사용 가능한 게이트와 플립-플롭은 반도체 공장에서 준비한 표준 셀(Standard Cell)을 토대로 디지털 회로를 구성한다.
합성기 Yosys의 설치
$ git clone https://github.com/YosysHQ/yosys.git
$ cd yosys
$ git pull # Make sure git repository is up-to-date
$ make config-clang
$ make
$ make test
$ sudo make install
2. 배치와 배선(Place & Route)
실리콘 기판 위에 게이트들을 펼쳐놓고 합성기에서 얻은 연결도 대로 배선을 수행한다. 인쇄회로 기판과 같다. 다만 부품 숫자가 감당 할 수 없다. 자동으로 수행한다. 본 디자인 킷의 공정은 3개의 금속층을 쓸 수 있다.
배치도구 GrayWolf의 설치
$ git clone https://github.com/rubund/graywolf.git
$ cd graywolf
$ git pull # Make sure git repository is up-to-date
$ mkdir build
$ cd build
$ cmake -DCMAKE_C_COMPILER=/usr/bin/clang \
-DCMAKE_CXX_COMPILER=/usr/bin/clang++ ..
$ make
$ make test
$ sudo make install
배선도구 QRouter의 설치
$ git clone https://github.com/RTimothyEdwards/qrouter.git
$ cd qrouter
$ git pull # Make sure git repository is up-to-date
$ ./configure
$ make
$ sudo make install
3. 레이아웃과 회로 비교(Layout vs. Schematic)
배치배선된 도면 레이아웃이 합성하여 얻은 연결도와 일치하는지 비교한다. 배치와 배선은 자동 소프트웨어가 해준다. 경우에 따라 사람이 고칠 수도 있다. 소프트웨어의 버그, 인간이 저지를 오류가 끼어들 수 있다. 배선이 끝나면 빠진 부분이 없는지 연결도(netlist)와 비교해 봐야 한다.
LVS 도구 netgen 의 설치,
$ tar xvf netgen-1.5.255.tar.gz *
$ cd netgen-1.5.255
$ ./configure
$ make
$ sudo make install
* netgen의 최신 github 버전이 Spice 네트리스트 읽기에 오류가 있다. [1.5.255 버젼 다운로드 링크]
4. 디자인 룰 체크 (Design Rule Check)
배치 배선이 끝나면 표준 셀 라이브러리를 모두 합쳐서 완성된 도면을 생성 한다. 이 도면이 반도체 공장의 규정(design rule), 예를 들어 선폭, 이격 거리 같은 기하학적인 문제가 없는지 검사한다.
디자인 룰 검사는 레이아웃 편집기 Magic 을 쓴다.
5. GDS 생성
반도체 공장에 제출할 최종 도면을 생성한다.
DRC 및 GDS 생성 도구 Magic의 설치,
$ git clone https://github.com/RTimothyEdwards/magic.git
$ cd magic
$ git pull # Make sure git repository is up-to-date
$ ./configure
$ make
$ sudo make install
$ export MAGIC_TECH=/usr/local/lib/magic/sys/
6. 통합 관리도구(Design Flow)
RTL의 HDL로부터 GDS 레이아웃에 이르는 과정은 연속적인 추상화 수준을 낮추는 과정이다. 각 단계에서 저마다 사용되는 도구들이 다르다. 입출력 파일의 양식 또한 매우 상이하다. 이 도구들이 요구하는 입출력 파일을 변환 하고 간격을 맞춰주는 역활은 한다. 도구 운용에 필요한 스크립트를 생성하고 옵션을 설정해준다.
통합 관리도구 QFlow 설치,
$ git clone https://github.com/RTimothyEdwards/qflow.git
$ cd qflow
$ git pull # Make sure git repository is up-to-date
* github를 통해 받는 소스는 ETRI 0.5um 공정 포함되어 있지 않다.
$ ./configure
$ make
$ sudo make install
7. SystemC
시스템 모델링과 시뮬레이션을 위한 C++ 크래스 라이브러리다. 시스템 수준 테스트 벤치 작성에 매우 유용하다. HDL과 병행 시뮬레이션(Co-Simulation)의 훌륭한 도구다. RTL 설계는 HDL로 테스트 모델은 SystemC/C++로 한다. C++이므로 컴퓨터로 할 수 있는 모든것이 가능하다.
systemc-2.3.3[내려받기],
빌드,
$ tar xvf systemc-2.3.3.tar.gz
$ cd systemc-2.3.3
$ autoreconf -i
$ autoupdate
$ mkdir objdir
$ cd objdir
$ export CXX=g++
$ ../configure --prefix=/usr/local/systemc-2.3.3
$ make
$ sudo make install
$ export SYSTEMC_HOME=/usr/local/systemc-2.3.3
$ export SYSTEMC_INCLUDE=$SYSTEMC_HOME/include
$ export SYSTEMC_LIB=$SYSTEMC_HOME/lib-linux64
SystemC 3.0 Beta (2024, Jan.)
$ git clone https://github.com/accellera-official/systemc.git
$ cd systemc
$ git pull # Make sure git repository is up-to-date
$ autoreconf -i
$ autoupdate
$ mkdir objdir
$ cd objdir
$ export CXX=clang++
$ ../configure --prefix=/usr/local/systemc-3.0.0 \
'CXXFLAGS=-std=c++17'
$ make
$ sudo make install
$ export SYSTEMC_HOME=/usr/local/systemc-3.0.0
$ export SYSTEMC_INCLUDE=$SYSTEMC_HOME/include
$ export SYSTEMC_LIB=$SYSTEMC_HOME/lib-linux64
$ export LD_LIBRARY_PATH=$LD_LIBRARY_PATH:$SYSTEMC_LIBDIR
* SystemC 환경 변수가 자주 사용되므로 'sc_env' 파일로 작성해 두고 필요시 source 명령으로 일괄 설정한다.
# Filename: sc_env
export SYSTEMC_HOME=/usr/local/systemc-3.0.0
export SYSTEMC_INCLUDE=$SYSTEMC_HOME/include
export SYSTEMC_LIB=$SYSTEMC_HOME/lib-linux64
export LD_LIBRARY_PATH=$LD_LIBRARY_PATH:$SYSTEMC_LIBDIR
export CXXFLAGS=-std=c++17
8. 언어 변환기
RTL 베릴로그 HDL을 SystemC/C++로 변환하는 도구다. 빠른 시뮬레이션을 수행 할 수 있다. 게이트 모델은 변환시 제약이 있다.
$ git clone https://github.com/verilator/verilator
$ unset VERILATOR_ROOT
$ cd verilator
$ git pull # Make sure git repository is up-to-date
빌드 하기전에 SystemC 환경 변수를 설정해 주어야 한다.
$ source sc_env
$ autoconf # Create ./configure script
$ ./configure 'CXXFLAGS=-std=c++17'
$ make -j `nproc`
$ sudo make install
9. 베릴로그 HDL 시뮬레이터
ICARUS Verilog (오픈-소스 베릴로그 시뮬레이터),
$ git clone https://github.com/steveicarus/iverilog.git
$ cd iverilog
$ git pull # Make sure git repository is up-to-date
$ sh autoconf.sh
$ ./configure
$ make
$ sudo make install
QuestaSim (상용 HDL 시뮬레이터),
상용 HDL 시뮬레이터이지만 FPGA 스타터 버젼을 무료로 쓸 수 있다. 상용판에 비해 기능상 제약은 전혀없다. 단지 시뮬레이션 속도가 절반이라고 한다[바로가기]. 무료 라이센스는 Intel Self-Sevice Licensing Center[link]를 통해 실시간으로 발급 받을 수 있다.
10. 회로 시뮬레이터(SPICE)
트랜지스터와 R(저항), C(컨덴서) 수준 전자회로 시뮬레이터다. 표준 셀 제작시 사용한다. 시뮬레이션이 정밀 한 만큼 매우 느리다. 작은 설계라도 트랜지스터 갯수가 수천개를 넘기는 RTL 합성 기반 설계환경에서는 사용 불가다.
ngSpice 설치,
github 는 버젼 업데이트를 안하고 있다. 소스포지에서 다운 받는다[바로가기].
$ tar xvf ngspice-42.tar.gz
$ cd ngspice-42
$ ./autogen.sh
$ mkdir debug
$ cd debug
$ ../configure --with-x --with-readline=yes
$ make
$ sudo make install
11. 회로 입력기(Schematic Circuit Entry)
문자 편집기를 이용해 네트리스트를 작성하는 대신 직관적으로 회로를 그려줄 수 있다. SPICE는 물론 HDL 네트리스트를 출력해 준다. 여러 오픈 소스 도구중 XSchem 이 있다. ngSpice와 잘 어울린다.
XSchem 설치,
$ git clone https://github.com/StefanSchippers/xschem.git
$ cd xschem
$ git pull
$ ./configure
$ make
$ sudo make install
XSchem-GAW (gtk Analow Waveform Viewer)
$git clone https://github.com/StefanSchippers/xschem-gaw.git
$ cd xschem-gaw
$ git pull
$ aclocal
$ autoconf
$ autoheader
$ automake --add-missing
$ ./configure
$ make
$ sudo make install
GETTEXT 버젼이 맞지 않아 오류가 나는 경우,
1. xschem/xschem-gaw/po/Makefile.in.in 에서 아래 변수 설정 변경:
GETTEXT_MACRO_VERSION = 0.20
2. xschem/xschem-gaw/configure 에서 아래와 같이 설정 변경:
GETTEXT_MACRO_VERSION=0.20
위의 두 파일 변경 후 빌드 스크립트 실행
12. 레이아웃 보기 및 편집기
반도체 공정용 도면, 레이아웃의 양식은 다양하다. 전통적으로 CIF와 GDS 양식이 사용되었으나 보안에 취약하여 설계 도구 회사들은 저마다 양식을 써왔다. 최근 혼란을 피하기 위해 oa(open-access[link], 상용 EDA 연합체에서 제정[Sillicon Integration Initiative, Si2])와 oas(OASIS[link], 오픈-소스)가 제안되고 사용중이다. 레이아웃은 기본적으로 적층 평면 도면으로 소자들 사이의 배선을 사각형으로 표현한다. 엄청난 량의 사각형 정보를 담게된다. 실예로 예제의 Z80 마이크로 프로세서의 레이아웃에 사각형은 4.12M 가까이된다(패드 제외). 레이아웃의 검토를 위해 보기만 해도 정교한 소프트웨어가 필요하다. KLayout 은 굉장히 빠른 레이아웃 보그 소프트웨어다. 운영체제별 바이너리로 배포되고 있다.
자유 실리콘 컨퍼런스에 참여하고 있다.
https://wiki.f-si.org/index.php/FSiC2024
KLayout 설치,
KLayout 웹페이지에서 최신 배포 패키지를 내려받은 후 설치한다. 데비안 패키지 .deb의 설치 명령은 dpkg 다.
$ sudo dpkg -i klayout_0.28.15-1_amd64.deb
필요 패키지 미설치 오류가 나는 경우 이를 해결해준다.
$ sudo apt-get install -f
V. 공정 설계자료(PDK)
반도체 설계의 후반부 과정은 공장과 매우 근접되어있다. 공장에서 제공할 수 있는 기본 부품(게이트와 플립 플롭 들)과 공정상 물리적, 기하학적 특성이 제공 되어야 한다. 공장에서 제공하는 이런 류의 각종 자료들을 공정 설계자료 PDK (Process Design Kit)라고 한다.
2024년 1차 내 칩 제작 서비스 PDK
http://mpw.kion.or.kr > 공지사항
ETRI 0.5um CMOS Std-Cell Design-Kit [바로가기]
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[참고]
1. 반도체 설계 오픈 소스 도구 QFlow 및 관련 도구 설치
https://fun-teaching-goodkook.blogspot.com/2023/08/qflow.html
2. ETRI 0.5u CMOS 공정용 표준 셀 기반 디지털 반도체 설계 디자인-킷 v.1a (2023-12-13)
https://fun-teaching-goodkook.blogspot.com/2024/01/etri-05um-cmos-std-cell-dk.html
3. 설치 문의:
goodkook(at) gmail.com
4. 내려받기:
ETRI050_DesignKit v.1b [Download]
Tools v.1b [Download]
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오픈 소스 도구들과 디자인 킷 빠른 설치 법:
1. 디자인 킷 내려받기:
ETRI050_DesignKit v.1b [Download]
내려받은 압축 파일 풀기:
$ cd ~
$ tar xvf ETRI050_DesignKit-v.1b.tar.gz
2. 오픈 소스 도구들 설치 스크립트 압축 파일 내려받기:
Tools v.1b [Download]
내려받은 압축 파일 풀기:
$ cd ~
$ tar xvf Tools-v.1b.tar.gz
3. 아래와 같은 순서로 설계도구 빌드 및 설치:
$ cd ~
$ Tools
a. Yosys[링크]: RTL 베릴로그 합성기
$ ./yosys_build.sh
b. GrayWolf[링크]: 표준 셀 자동 배치 도구
$ ./graywolf_build.sh
c. QRouter[링크]: 표준 셀 자동 배선 도구
$ ./qroute_build.sh
d. Magic[링크]: VLSI 레이아웃 그리기 및 파일 변환
$ ./magic_build.sh
e. irsim[링크]: 스위치 수준 시뮬레이터
$ ./irsim_build.sh
f. Netgen[링크]: LVS 검증도구
$ ./netgen-1.5.255_build.sh
g. gtkwave[링크]: 디지털 회로 파형 VCD 보기
$ ./gtkwave_install.sh
h. KLayout[링크]: VLSI 레이아웃 툴
$ ./klayout_install.sh
i. SystemC[링크]: 시스템 모델링 C++ 크래스 라이브러리
$ ./systemc_build.sh
j. Verilator[링크]: 베릴로그 HDL에서 SystemC/C++로 언어 변환
$ ./verilator_build.sh
k. iVerilog[링크]: 베릴로그 시뮬레이터
$ ./iverilog_build.sh
l. XSchem[링크]: 회로 입력 도구
$ ./xschem_build.sh
m. ngSpice[링크]: SPICE 회로 시뮬레이터
$ ./ngspice42_build.sh
* QuestaSim[링크]: HDL 시뮬레이터(상용)의 무료 라이센스:
Intel Self-Sevice Licensing Center[link]
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