2023년 8월 주간 강좌 및 주간 세미나 결과 보고
경희대 반도체전공 트랙에서 2023년 8월 중 3회의 세미나 및 강좌를 주관 실시하였다. 이에 다음과 같이 보고함.
주관/작성자: 국일호 (goodkook@khu.ac.kr)
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목차
I. 주간 세미나/강좌
II. "내 칩(My Chip)" MPW 제작 신청
III. 총평
IV. 9월 계획
V. 제안
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I. 주간 세미나 및 강좌
- Verilog RTL 과 SystemC/C++ 테스트 벤치의 Co-Simulation을 예제 중심으로 소개 하고 자가실습 할 수 있도록 배포하였으며, 이에 따른 질문 과 토론을 가졌다.
- 정보통신 과학기술부 주관의 "내 칩(My Chip)" MPW 제작을 대비하여 합성과 레이아웃 생성까지 이어지는 설계 플로우를 시험 하였다.
[1] "내 칩(My Chip)" MPW 제작 안내 및 툴 소개
일시: 8월 10일
시간: 오전 10시 30분/오후 1시
장소: 전자정보대학관 211-2
내용:
- HDL Simulator "QuestaSim" 소개 및 사용법
- SystemC 테스트벤치
- Windows PIPE Inter-Process Communication
- "내칩(My Chip) 제작 서비스"에 CMOS 디지털 회로 부분설명 및 참여자 확인
- 오픈 소스 설계 툴 설명 (설치법)
- QFlow Tutorial
[2] 오픈 소스 표준 셀 기반 설계(2)
일시: 8월 16일
시간: 오전 10시 30분/오후 1시
장소: 전자정보대학관 211-2
내용:
- 6502 RTL+SystemC/C++ Co-Simulation (실행 데모)
- Pre- & Post-Simulation
- 오픈 소스 툴 플로우 QFlow 시연
- 예제 자가실습/수업 중 실연 및 질의응답
- 독립심화학습 및 "MyChip 제작 서비스" 참여자 확인 팀 구성
(CMOS 디지털 회로 부분)
[3] "Verilog RTL 에서 레이아웃 GDS 까지"
일시: 8월 24일
시간: 오전 10시 30분
장소: 전자정보대학관 211-2
내용:
- "Verilog RTL 에서 레이아웃 GDS 까지"
표준 셀 기반 디지털 반도체 회로 설계의 후반 부 자동화 도구 리뷰
- 툴 설치 및 자가 실습 후 토론
Co-Simulation 예제 실습 목록:
1) SystemC 및 SDL2 라이브러리 빌드 하는 방법
2) Project_6502 예제의 SystemC 테스트 환경 빌드 및 실행하기
3) Project_6502 예제의 기능적 Co-Simulation 실시 방법
4) Project_6502 예제의 합성 후 Co-Simulation 실시 방법
[4] "내 칩(My Chip)" MPW 제작 신청서 작성 및 향후 일정/과정 설명
일시: 8월 30일
시간: 오전 10시 30분
장소: 전자정보대학관 211-2
내용:
- MPW 제작 신청 6건
- 신청서 제출 및 향후 일정 설명/설계에 사용할 툴 설명
II. "내 칩(My Chip)" MPW 제작 신청
정보통신 과학기술부 주관의 "내 칩(My Chip)" 과제 공모가 있었다.
공고문에 따르면 설계할 수 있는 칩의 면적이 1000x1000um 이며 0.5u CMOS 아날로그 회로만 예시 하고 있어서 이에 다음과 같이 문의 하였다.
1. CMOS 공정 디지털 회로의 신청의 가능 여부.
2. 설계 면적과 패키지 핀의 숫자가 너무 작다.
3. 오픈 소스 툴의 사용 할 수 있도록 공정용 툴 킷을 제공 여부.
이에 대해 상세한 논의를 위해 공정 주관기관인 ETRI(한국전자통신연구소, 대전)을 방문하여 논의하였다. 위 문의에 대한 ETRI의 답변은 아래와 같다.
1. CMOS 공정의 디지털 회로 응모도 가능하나 디지털 회로 합성용 툴 킷은 제공 할 수 없다. 표준 셀 라이브러리가 없기 때문이다. 타 학교에서도 이에 대한 문의가 일부 있었으며 현재 준비된 것은 없고 풀-커스텀 레이아웃 만 가능하기 때문에 아날로그 회로로 공지되었다.
2. 교육용 목적의 아날로그 회로를 예상 하였기에 설계면적과 핀 수가 작게 되었다. 더 많은 설계응모를 수용하기 위한 것이다. 표준셀 기반 합성용 셀 라이브러리가 준비되면 이에 맞게 설계 면적을 늘리겠다. 공정은 기존에 운영되던 시설을 활용하는 것이지만 패키지는 추가비용이 든다. 패키지 비용이 높으므로 베어 칩만 제공 할 수 있다.
3. 오픈 소스 툴에 대한 관심이 많은 것으로 알고 있고 교육용으로 유효하다는 데 동감한다. 하지만 현재 검토중이며 장담 할 수 없다.
4. 그외, 현재 MPW 공정을 해줄 수 있는 교육용 파운드리는 ETRI, ISRC(서울대), GIST 세곳이며 이번 MPW는 ETRI의 총괄 아래 세곳의 공정을 표준화 하기 위한 테스트 용 이라고 함. ETRI측 회의 참석자는, 노태문 센터장, 박건식 책임, 원종일 선임.
위와 같은 공정측의 입장에 경희대학교에서는 아래와 같이 대응키로 하였다.
1. CMOS 표준 셀 기반 디지털 회로로 제작 신청을 내겠다. 이에 필요한 셀 라이브러리는 자체 준비하여 이번 MPW에 신청 응모 하겠다. 타 학교에서도 이에 대한 요청이 있으므로 셀 라이브러리가 이번 MPW를 통해 실리콘 검증된다면 관련 정보를 모두 공개토록 하겠다.
2. 작은 CPU 라도 칩의 설계 크기는 적어도 2000x2000um 정도는 되어야 한다. 최소한의 알고리즘(DSP, AI, ML 등)을 구현하기 위해서 라도 크기를 넓혀야 한다. 넓어진 설계면적을 수용해 준다면 패키지 비용은 반도체 전공 트랙 사업비로 충당 할 수 있다.
3. 오픈 소스 툴을 검토한 결과 충분히 활용 가능한 수준이라고 판단한다. 이번 MPW 제작에 응모하면서 오픈 소스 설계 툴을 셋업하고 실리콘 검증까지 되로록 하겠다. 고가의 상용 툴을 사용하지 않고도 반도체 설계 교육과 MPW 응모가 가능하다. 설계 인력 양성에 도움이 될 것이다.
4. MPW는 세곳의 교육용 팹을 가동하여 연 12회를 기획하고 있는바 경희대학교의 요청에 긍정적으로 대응해 주겠다는 답변을 받았고 아래와 같이 6개의 설계에 대하여 MPW 제작 응모 신청을 하였다.
설계1. CMOS 공정의 디지털 회로 합성용 표준 셀 라이브러리
설계2. 바렐 쉬프터 Signed-Digit 곱셈 및 누산기(Multiplier-Accumulator) 설계
설계3. 8-bit CPU의 범용 산술논리 연산장치(ALU) 설계
설계4. 부스 알고리즘 8비트 곱셈기(Booth Multiplier) 설계
설계5. 8비트 CPU 6502 구현
설계6. 8비트 CPU Z80 구현
설계1~4는 이번 MPW 공모에 부합하는 크기이나 설계5와 6은 이를 넘는 설계다. 설계 면적을 넓혀 달라는 요청의 의미로 응모하였다. 향후 MPW 제작 차수에 따라 디지털 회로의 설계 면적을 늘릴 수 있을 것이다.
III. 총평
세미나와 강좌에 참석하는 학생층의 수준이 고르지 못하여 이를 맞추는데 중점을 두었다. 방학중 특강이라 참석자 또한 불규칙 했다. 반복 설명을 포함해 다수의 예제를 제공하여 학생들 사이의 토론 유도가 효과가 있었다. 오픈 소스 툴을 적극 활용 하는 만큼 향후 자가실습을 강화하고 세미나 시간에는 질문과 토록이 주가 되어야 할 것이다.
IV. 9월 계획
9월중 실시될 강좌의 주안점은 "HLS(High-Level Synthesis)"다. 오늘날 C/C++의 고수준 언어로 작성되 알고리즘을 RTL 하드웨어로 합성하는 방향으로 진화하고 있다. HLS는 내일이 아니라 오늘의 설계 방법론이다. 학기 중 주간 세미나는 HLS 의소개, 강좌는 독립 심화 학습과 MPW 제작 관련으로 개최한다. 전용 강의실에서 이뤄진다. 운영과 실습에 관한 사항은 클래스 룸에 공지 될 것이다.
V. 제안
반도체 설계에 사용되는 소프트웨어의 특수성을 감안 해 전용 강의실을 구성할 계획이다. 전용 강의실은 반도체 설계의 시연, 토론의 장이 될 것이다. 아울러 실습을 위한 자재(FPGA 보드, 아듀이노 보드)를 구입하여 MPW 참여 학생들에게 제공하기로 한다. 프로토 타이핑 및 MPW 칩 테스트 베드를 구성에 필요한 FPGA와 마이크로 컨트롤러 보드는 MPW 참여 학생에게 지급을 목표로 한다.
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