[공지]2023년 2학기 표준 셀 방식 디지털 반도체 설계 심화 학습반 운영

[공지] 2023년 2학기 표준 셀 방식 디지털 반도체 설계 심화 학습반 운영

개요:

2학기 중 디지털 반도체 설계의 전과정을 수행할 학습반을 운영 합니다. MPW 제작에 지원하여 선정되면 칩 제작까지 이뤄질 것입니다. 반도체 전공 트랙에서는 심화 학습반을 조직하여 MPW 제작에 지원 할 예정인데 모든 학습반의 신청이 선정된다는 보장은 없습니다. MPW의 선정과는 별개로 조직될 모든 학습반이 운영될 것이며 최종 설계를 완료한 경우 칩 제작에 제출 하게 됩니다.

독립 심화 학습:

'독립심화학습'과 연계하여 학점이 부여될 예정 입니다. 신청을 원하는 학생들은 오는 8월 16일(수) 오전 세미나 시간까지 학습조를 조직해서 명단을 제출 하여야 합니다. 이번 심화 학습의 대 주제는 "표준 셀 방식 디지털 반도체 설계 과정 확립" 이며 각조는 아래 설계 중 하나를 선택 하여 학습반을 조직하고 명단과 함께 제출 하십시요.

설계 1: 표준 셀 방식 디지털 반도체 6502 CPU 설계
설계 2: 표준 셀 방식 디지털 반도체 Z-80 CPU 설계
설계 3: 표준 셀 방식 디지털 반도체 RISC-V CPU 설계
설계 4: 표준 셀 방식 디지털 반도체 <임의 설계> 설계

설계 1,2,3에 대해서는 대상 RTL이 제공 될 것입니다. 이 RTL은 오픈 소스에서 취득 된 것으로 진위 여부를 판단하기 위해 기능 검증, 프로토 타이핑이 이뤄져야 하며 MPW를 위해 표준셀 방식 ASIC 설계, 칩 테스트의 전과정을 수행해야 합니다. 이 과정에서 최적화를 위해 RTL 소스를 수정해야 할 수도 있습니다. 제공된 RTL 이외의 블록을 추가 설계하여 넣을 수 있습니다. 그리고 MPW에 제출하려면 28핀 패키지의 조건이 있으므로 CPU의 내장 메모리를 포함 시켜야 합니다. 설계 툴은 오픈 소스 툴을 이용하는 것을 원칙으로 하나 기타 상용 툴을 사용해도 좋습니다. 설계툴의 설치와 사용법은 심화 학습과정에 포함되지 않습니다.

각 학습반은 3~4인으로 구성 하며 다음과 같은 학습을 수행하게 됩니다.

1. 설계물 기능 검증 (RTL  & Timing 시뮬레이션/Pre- & Post-Sim)
2. 테스트 (RTL 테스트 벤치, 칩 테스트 보드 제작, FPGA 프로토 타이핑)
3. 합성 및 배치배선 툴 운영
4. 표준 셀 레이아웃 그리기 (MPW의 PDK에 따라 변경)

학습반 운영방침:

1. 학습반원 각 1인이 위에 나열한 업무 중 하나를 책임 맡아 수행토록 합니다. 각 책임자는 모든 반원이 각 업무에 능숙하도록 학습회를 개최하여 전파 하여야 합니다.
2. 각 학습반은 성과 보고서와 팀별 회의록을 제출하고 토론 시간을 가지게 됩니다. 토론시간에는 모든 인원이 참석해야 합니다. 총 8번의 정식 보고서와 8번을 팀별 회의록을 작성하여 제출 하여야 합니다.
3. 정식 보고서는 서론/본론/결론/참고 등의 항목을 갖춘 논문 형식이어야 합니다. 반드시 결론을 도출 해야 하며 To-Do 가 결론이 되어서는 않됩니다. 단, 1쪽짜리도 보고서도 좋습니다. 내용에 충실해야 합니다. 그림으로 채우려 하지 말고 논술 토록 합니다. 
4. 팀별 회의록은 시간/장소/참석자기 명기되어야 합니다.
5. 보고서와 회의록은 세미나(전체 토론회)가 열리기 하루 전에 제출 되어야 합니다.
6. 보고서와 조별 회의록이 각 8회분과 최종 설계물(FPGA 프로토 타이핑과 GDS)이 제출되었을 때 등락을 판정 합니다.

유의사항:

위의 학습반 운영방침에 예외는 없으며 따르지 못하는 경우 중도 탈락 임을 유념하시기 바랍니다. 학습반원들의 개인 사정을 감안하여 협력과 조직력을 갖추도록 하십시요.

참고:

MPW의 일정은 아래와 같습니다.
- 8월 말까지 신청서 접수
- 9월 초 선정 팀 발표
- 11월 중순까지 설계물 제출

-끝-